为了对付日趋增加的复杂性，必需提高笼统的程度。但当摩尔定律将SoC（系统单芯片）的复杂性加快到逃逸速度时，哪里能找到一种作为RTL（寄放器传输级）弥补的新笼统方式？良多不雅察家留意到，面向硬件的文本式RTL可替换逻辑图，从而揣度认为某种系统级描写说话（如SystemC）将供给下一个好的笼统。不外这类环境其实不会呈现。

Atrenta公司主席、总裁兼首席履行官Ajoy Bose认为：“可重用IP（智能产权）才是新的笼统品级。”假如看看SoC设想集体正在做的工作，就会发觉，建立SoC的进程就是对之前所用IP的寻觅、特征肯定和拆卸进程。不管是哪一种设想建立东西（SystemC、Verilog亦或逻辑图），都只是饰演一个填充空白的脚色，如专利功能和IC的缔结组织布局。但正如年夜量EDA公司、代工场和年夜大都SoC设想者所想象的那样，今天的设想流已迟缓地熟悉到了这个实际。看一下本身的东西，你就会晓得每一个SoC都最先在一组功能需求，和一张白纸。现实上，要斟酌的是一个SoC设想中真正做甚么，和从这些不雅察数据中能够笼统出甚么结论。

新的笼统

Synopsys公司主席兼首席履行官Aart de Geus喜好乐高玩具，他还喜好用它们作为硅IP的对比。他指出，将IP拆卸起来建立一片SoC，就像把乐高积木块装成玩具一样。IP块是此中的RTL笼统，就似乎乐高积木块要比用塑料或木头，去手工建造出一艘船或一只恐龙来得简单。这类摹拟能够一向做下去，直到最先无效。

乐高积木（特别是高价主题包中的周详积木块）也能够表现出以IP为中间的设想流应当是甚么模样。最最先是需求，这与保守设想流没有两样。但以IP为中间的设想流很快就会与保守体例各奔前程。在保守流程中，要将需求划分为更小的模块，细心地界说接口，直到这些模块足够小，使RTL设想师能用Verilog编写它们。而以IP为中间的流程则几近相反：你要选择合用的IP块，将它们与需求婚配，就像拆卸乐高积木一样。你要测验考试尽量用较少的块，留下的空间尽可能少。然后用新代码填充这些空白。

设想流程再继续下去，两种方案依然是各行其道。保守流程颠末了功能验证，分析，阐发，时钟、电源和测试的邃密插入，后端设想和收敛，这些进程都在不竭去除笼统，建立更多的实现细节，直到需求酿成为多层的多边形。在每一个新的级别上，流程都要停下来，验证该设想是不是依然知足需求。

而以IP为中间的流程再次走了几近相反的道路。它的要点是将IP拆卸为一个知足需求的系统，而尽量少地追求相关IP细节的新消息。Bose称：“在拆卸进程中不要堕入调试IP的误区。”

这类情形对良多团队都很抱负，富有吸引力。de Geus说：“例如在中国，设想方式研究的就是若何快速地从界说走到IP列表，再到拆卸。”

但实际环境凡是其实不是如许。Open-Silicon公司项目副总裁Taher Madraswala说：“最少今天有些功能有很好的界说，理论上你本能够在全部流程中把它们看做黑箱子，但也仅仅是理论上罢了。现实上，终究还要在分析与门级优化时打开黑箱子。”为处理这些问题，必需遍历一个抱负的设想流，找到但愿与实际之间的差距。你必需斟酌IP选择、拆卸、实现和收敛。

IP选择

从需求到一个IP BOM（物料清单）的进程是转变的，并且很倒霉要手工完成。若何从A到B取决在系统的性质、IP的可用性、设想团队在重用方面的经验、芯片差别化的营销打算，和企业策略等等。这个进程不克不及依靠的一件事是主动化，Synopsys公司的de Geus指出，理论上说，主动化应不具有妨碍。

他发觉，在RTL时，Design Compiler能从Verilog源中有用地找出该公司DesignWave的相对复杂块。不外，对较年夜的IP块，主动化就不不变了。他说：“用IP时，块都不太通用，要插手更多的人工选择。”

有些环境下，手工IP选择的轻松水平能够接近在主动化东西。例如，良多较小的SoC依然采取一种简单的、近似在微节制器的架构：一个CPU焦点、一个当地缓存，还一系列外设接口。所有需要的块一般都能从第三方IP库中取得，再补足AMBA（进步前辈微节制器总线架构）接口的管脚，便可以插接到一路了。对其它环境，IP的选择其实不能从需求较着看出。例如，假定一个智妙手机SoC有多种授权与加密的要求。你是获得一个年夜且高贵的第三方加密引擎许可证，仍是选择一个较小的加密数据路径协处置器？别的，你是用MathWorks的MatLab开辟本身的块并做分析，仍是采取一个较快的（或第二个）CPU焦点，并用软件处置需求？

功能的选择其实不是进程的竣事。功能近似的模块之间可能有良多方面的差别，包罗机能、面积、功耗、接口要求、可设置装备摆设性、对时钟与电源节制的前提、验证笼盖规模和利用史。IP块的数据表中应有良多这类消息，但有些需要具体扣问该块以往的用户，乃至要做少许反向项目。

要从一个可履行的SoC需求文件去推论出一个复杂IP块，这类逻辑问题或许是能够处理的。年夜大都需求文档依然采取人类说话，不外并不是可履行格局。另外，选择某个IP所需要的大都撑持性消息也是零星的，缺少尺度的格局，而且多是专有的。明显，主动IP选择还需要做年夜量工作。

此刻具有一种很是风趣且年夜部门还没有表露的可能性。凡是人们认为情势验证是相干的验证东西。但据Jasper设想主动化公司营销与营业成长副总裁Oz Levia称，情势上测试某个特征实在性的能力具有超越保守验证的利用。例如，设想者能够用Jasper公司的ActiveDesign在开辟时代研究RTL，有助在掌控RTL代码的建立。从这个设法扩大开去，Levia描写了Jasper与ARM项目师若何合作起来，将针对ARM存储器相干和谈的英语规范手工转换为一个可履行的规范，Jasper再将它分析为一组断言。道理上说，一个设想团队可使用这个进程，从需求建立出一组断言，然后再用情势东西查抄一个IP块与需求的合适水平。可编程IP或可设置装备摆设IP城市带来挑战，但进程中最少会发生一个将IP块装入一个设想的工作申明。

拆卸

IP拆卸是以IP为中间设想的流程根本。有些设想者利用“拆卸”，而不是“集成”，以示一种主要的区分。在这个阶段的设法是，将IP块看做是可设置装备摆设的黑箱，而只编写一些在完成黑箱设置装备摆设后，要将它们胶合到一路的RTL。这类环境与“集成”这一位词所代表的日趋膨胀IP块有很年夜分歧。

抱负的拆卸进程必需最先在系统级仿真。在另外一个意义上，系统仿真就是IP选择的验证阶段：你要查验所选择的IP块是不是能以一种知足系统需求的体例联络在一路。de Geus说：“在一个IP拆卸流中，系统校验与验证加倍主要。凡是，我们需要一个快速的原型来验证软件能够在芯片上工作。”

快速原型的主要性注解，IP块的事务级模子可能很有价值。但IP供给商有时并没有事务级模子，或这些模子对现有IP版本不再准确。不外，你几近总能用到软IP的RTL源，从而建立基在FPGA的快速原型，这就是FPGA原型对IP中间化设想的主要性。

别的，还能够在拆卸时代做另外一种初期评估。静态阐发能够查抄IP有没有违反法则，是不是合适最好实践。评估凡是能够相当接近在终究芯片的功耗、机能和面积。Atrenta公司的Bose说：“今天，利用高档级分析的成果要比用软IP有更多的不肯定性。”

在一个抱负化的世界里，一旦将各个块装入原型，验证了系统的机能，并研究了年夜致的特征，则要做的独一验证工作将是现有块和新块之间的毗连环境。但分歧的环境下，对抱负的接近水平也会分歧。

或许最接近在抱负的方案是：IP、互连，和IC实现满是一个来历（图1）。附文“FPGA的环境”是这类环境的一个实例。实在世界里确切能有这类好命运，但仅合用在那些有壮大的设想重用文化的垂直型集成公司，如IBM、意法半导体、几家最年夜的日本公司，和在私募投资者从头存眷本身优先权之前的恩智浦和飞思卡尔。假如没有壮大的企业重用文化，和公司对IP开辟进程的节制，很难取得一种纯洁的黑箱拆卸流程。Bose说：“人们依然懒在做实现重用所需的少许额外工作。”他暗示日本的STARC（半导体手艺学术研究中间）供给了一本超卓的重用手册。不外，有些开辟IP的团队缺少练习与治理撑持，不克不及在这个品级上使本身的设想可重用化。

下一个最接近抱负情况的就是工业尺度（如AMBA），它界说了块间的全数互连，还所有合适尺度的IP（图2）。此时，拆卸只是要确保旌旗灯号名称和极性分歧，而且所有接口都能够工作在所要求频次上。假如没有一个同一的总线尺度，则工作就变得更复杂了。你必需按照已设置装备摆设IP块的实例去领会接口，需要环境下，还要建立额外的RTL胶合逻辑，以履行各块之间的事务，而且必需验证所有这些工作。

Open-Silicon的Madraswala称，要害是寻觅到一种验证交互感化的体例，而不消验证IP的所有内部工具。他说：“你能够操纵IP之前已被用过这一现实。看看本身的打算日期表，决议把本身的验证时候花在甚么处所。你可能更情愿编写断言或测试，来验证IP数据表中的逻辑集成要求，而不是做一个周全的验证打算。但要晓得查抄甚么和不查抄甚么，经验很要害。”Madraswala弥补说，这类验证方案对仿真的依靠高在情势东西。

实现

在这一点上，IP中间设想流最先与保守流程从头会合了。软IP块、新的块和互连都要去做分析，并进入扫描插入、结构与布线。硬IP也进入了结构布线的流程。然后，团队封闭设想。不外，在某些方面，IP为中间的设想仍有本身的怪异性。

Madraswala认为，差别之一是电源治理的方案。他说：“针对电源治理的设想调剂正在成为设想流的一个自力阶段。这正在成为一种独有的艺术与手艺。”Madraswala注释说，当你本身设想一个块时，可使用分析开关，做再对位以简化时序；做邃密粒度的时钟门控，和其它网表级的优化手艺，此中年夜部门可取得功耗的劣势。

举例来讲，其它东西能够改变时钟的偏移，以节制峰值的时钟电流。Teklatech公司首席履行官Tobias Bjerregaard说，用分析开关也能够做一些此类工作，但项目师们依然会手工完成这些使命。所有这些手艺都很是有效，但全都用在第三方IP或许其实不明智。

Madraswala称：“我们可能没有原始源码，是以没法做等效性查抄。凡是我们没有权力去改变块的设想。”问题是，对一个许可证优化到何种境界，才会背反一个IP块的包管条目，这件事很难肯定。

Synopsys公司的de Geus也思疑对等效性查抄器的依靠性，但缘由分歧。他说：“情势东西不竭地寻觅能够生成的分析。例如，分析东西能够做延迟阅读，但形�����APP式等效性查抄器却可能看不到与原电路等效的重组电路。 ”

相反，Open-Silicon的Madraswala则建议在块级对IP利用时钟门控与电源门控。他注释说：“我们环绕代码放了一个封装器，让它表示出我们想要的体例。”这类方案避免了点窜第三方的代码。Madraswala说，物理设想仍连结保守体例。硬IP块插手了结构布线流程，具体要依靠在供给商的集成指点。Madraswala说，他的公司会对块运转一个DRC（设想法则查抄），以确保它合适当前的法则平台，并与供给商对集成进行目视评估。他说：“有时辰，他们还没有写好有些指南。”Open-Silicon在这个进程后会做一个平面设想的DRC，但Madraswala称，99%的环境下不会有任何问题。

相对来讲，后端流程从基在IP的设想获益不多。除FPGA设想之外，都不克不及省略DRC、提取或时序、旌旗灯号完全性，和功率完全性的收敛。在这些范畴中，仍留有太多的技能和细节，如分歧的束缚、电源治理策略和DFT（可测试设想）方案。这些差别可能只在集成后的芯片上才表现出来。不外，依然具有着以IP为中间设想流的抱负环境，这就是选择并嵌合起多个块、验证互连，然后按一个键就取得了终究设想。

如许一个流程要求很是练习有素的IP设想人员。de Geus认为：“乐高积木的智力只限在思虑插头与插座，但这只走了一半。另外一半是弄大白若何连结很是严酷的公役，使插头与插座能够频频再三地工作，而不会卡住或松脱。”这也合用在以IP为中间流程的进一步主动化：能与门控起到划一感化的或许就是提高IP的尺度化程度和建立技能。